ID de l'article: 000082952 Type de contenu: Dépannage Dernière révision: 05/12/2018

Pourquoi l’interface XGMII de l’Ethernet 10G MAC Intel® FPGA IP produit-elle quelques octets de données dont l’état n’est pas connu dans la simulation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP MAC Ethernet 10G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous rencontriez le problème ci-dessus si le signal csr_reset de l’ethernet 10G MAC Intel® FPGA IP ne s’est pas torsadé une fois après le début de la simulation.

    Résolution

    Pour contourner ce problème, le signal csr_reset doit être activé une fois au début de la simulation.

    Produits associés

    Cet article concerne 6 produits

    FPGA Cyclone® IV
    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V
    FPGA Stratix® IV
    FPGA Stratix® V
    FPGA Arria® II

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.