ID de l'article: 000082816 Type de contenu: Dépannage Dernière révision: 26/02/2018

Pourquoi Intel® Stratix® 10 PCIe* Hard IP avec SR-IOV diminue-t-elle les TNP d’exécution exceptionnelles de différents PF qui utilisent la même valeur d’étiquette ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’IP dure 10 PCIe* Intel® Stratix® avec SR-IOV qui piste incorrectement la valeur de l’étiquette à travers les fonctions physiques (FP), l’IP dure diminue les IP TNP d’exécution ultérieures pour un pf différent qui a la même valeur d’étiquette si cette valeur de balise particulière est suivie activement pour la demande non publiée d’un autre PF.

     

     

    Résolution

    Pour contourner ce problème, utilisez une valeur ajoutée unique pour les demandes non postées exceptionnelles provenant de différents PF.

    Cette limitation et la solution de contournement seront documentées dans une version ultérieure du guide de l’utilisateur de l’interface Intel® Stratix® 10 Avalon®-ST et de virtualisation des E/S à racine unique (SRIOV) pour les solutions PCIe*.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.