ID de l'article: 000082611 Type de contenu: Information et documentation de produit Dernière révision: 13/08/2012

Combien de temps faut-il au processus d’étalonnage de terminaison de l’émetteur-récepteur sur puce pour les périphériques Stratix IV GX/T et Arria II GX/Z ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le processus d’étalonnage de résiliation de l’émetteur-récepteur sur puce prend 33 000 cycles de cal_blk_clk à partir du débrasage du signal de cal_blk_powerdown sur Stratix® périphériques IV GX/T et Arria® II GX/Z.

Cette période s’applique aux blocs d’étalonnage qui contrôlent un ou plusieurs blocs d’émetteur-récepteur.

Produits associés

Cet article concerne 4 produits

FPGA Arria® II GZ
FPGA Arria® II GX
FPGA Stratix® II GT
FPGA Stratix® II GX

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