Pourquoi les IP dures PCIe* Arria® 10 et Cyclone® 10 GX ne permettent-elles pas à un TLP d’achèvement d’écriture en mémoire de transmettre un TLP de lecture en mémoire ?

Il existe une limitation de conception dans les IP Arria® 10 et Cyclone® 10 GX PCIe* Hard IP qui ne disposent pas d’un tampon de dérivation pour stocker les TLP de lecture en mémoire. S’il n’y a pas de crédit pour envoyer des TLP de lecture en mémoire, ces TLP restent dans la file d’attente, ce qui bloque les TLP de complétion d’écriture en mémoire. Les IP matérielles PCIe* Arria® 10 et Cyclone® 10 GX ne permettent pas à un TLP de complétion d’écriture en mémoire de transmettre un TLP de lecture en mémoire, car l’IP matérielle ne dispose pas d’un tampon de dérivation pour mettre de côté les TLP de lecture en mémoire et céder la place au TLP de complétion d’écriture en mémoire pour devancer ces TLP de lecture en mémoire.

Il n’existe aucune solution de contournement à ce problème. L’application et le logiciel utilisateur doivent être conscients de la limitation et prendre en charge ce scénario.

Ce problème ne sera pas résolu dans les futures versions du logiciel IP.