Pourquoi Intel® Arria® 10 et Intel Cyclone® IPS durs PCIe* 10 GX ne permettent-ils pas à un TLP d’exécution d’écriture de mémoire de passer une lecture de mémoire TLP ?

Il existe une limitation de conception dans les Intel® Arria® 10 et Intel Cyclone® les IP dures PCIe* 10 GX qui ne disposent pas d’un tampon de dérivation pour stocker les IP en lecture de mémoire.  S’il n’est pas crédité d’envoyer des ips en lecture de mémoire, ces derniers restent dans la file d’attente, ce qui fait que les CSP de complétion de l’écriture de la mémoire sont bloqués en tête de ligne.  Intel® Arria® les IP dures 10 et Intel Cyclone® 10 GX PCIe* ne permettent pas à un TLP d’écriture de mémoire de passer un TLP en lecture de mémoire, car l’IP dure ne possède pas de tampon de dérivation permettant de mettre les IP en lecture de mémoire de côté et de laisser la place à la fin de l’écriture de la mémoire TLP pour passer avant ces ips de lecture de mémoire.

Il n’y a pas de solution à ce problème.  L’application et les logiciels de l’utilisateur doivent être conscients de la limitation et s’occuper de ce scénario.

Ce problème ne sera pas résolu dans les versions ultérieures de la version du logiciel IP.