ID de l'article: 000081957 Type de contenu: Dépannage Dernière révision: 15/03/2019

Pourquoi les signaux rx_digitalreset et tx_digitalreset des signaux 1G/2.5G/5G/10G Multi-rate PHY Intel® FPGA IP cœur ne peuvent-ils pas se connecter au contrôleur de réinitialisation PHY de l’émetteur-récepteur Intel® FPGA IP dans le Platf...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet Multi-rate 1G 2,5G 5G 10G PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le logiciel Intel® Quartus® Prime, le PHY Multi-rate PHY 1G/2,5G/5G/10G Multi-rate PHY Intel® FPGA IP possède un type d’interface incorrect pour les signaux rx_digitalreset et tx_digitalreset . Vous ne pouvez donc pas connecter ces deux signaux au contrôleur de réinitialisation PHY de l’émetteur-récepteur Intel FPGA IP dans le Platform Designer. Le type d’interface correct pour les signaux rx_digitalreset et tx_digitalreset n’est PAS réinitialisation du conduit.

    Résolution

    Exporter les signaux rx_digitalreset et tx_digitalreset du Platfrom Designer et les connecter manuellement au niveau du transfert de registre (RTL). Ce problème est résolu à partir de la version 18.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Intel® Stratix® 10

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