ID de l'article: 000081824 Type de contenu: Information et documentation de produit Dernière révision: 08/01/2016

Comment activer manuellement l’interface FIFO d’entrée dure à partir de ALTDQ_DQS2 dans Stratix V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour les conceptions de périphériquesStratix® V utilisant la ALTDQ_DQS2 mégafunction avec entrée dure activée FIFO, il existe un problème connu où l’entrée dure FIFO n’est pas instantanément activée correctement. Lors de l’activation de l’entrée dure FIFO, notez ce qui suit : 

     

    1. You doit instantanément créer des blocs « stratixv_read_fifo » et « stratixv_read_fifo_read_enable » en fonction de l’implémentation d’UniPHY

    2. Certaines modifications sont nécessaires pour « altdq_dqs2_stratixv_.sv », sinon vous obtiendrez l’erreur de fitter suivante pendant la compilation :

     

                Erreur (175001) : impossible de placer le bloc logique DQS – Chemin de contrôle dynamique OCT alimenté par une pastille d’E/S DQS

    Résolution

    Contactez l’assistance Altera® pour obtenir des détails sur les blocs « stratixv_read_fifo » et « stratixv_read_fifo_read_enable », ainsi que sur les modifications requises dans le fichier « altdq_dqs2_stratixv_.sv ».

    Ce problème sera résolu dans une version ultérieure du logiciel Quartus® II.

    Produits associés

    Cet article concerne 5 produits

    FPGA Stratix® V
    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V E

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