ID de l'article: 000081704 Type de contenu: Information et documentation de produit Dernière révision: 04/03/2015

Comment désactiver les sorties d’horloge PLL appliquées aux registres de ma conception alors que le PLL n’est pas encore bloqué ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Pour désactiver l’horloge de sortie PLL des registres de votre conception lorsque la PLL n’est pas verrouillée, connectez le bloc ALTCLKCTRL (entrée du contrôle de l’horloge) au ou les sorties d’horloge PLL, comme le montre la Figure 1. La sortie du bloc ALTCLKCTRL doit alors être connectée à vos registres.

Utilisez le signal bloqué de la PLL pour activer la sortie du bloc ALTCLKCTRL. L’horloge de sortie du bloc ALTCLKCTRL est alors activée uniquement lorsque la PLL est verrouillée.

Figure 1

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