Environnement
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif
Il n’existe pas de spécifications de temps de configuration maximales pour les modes de configuration série passive (PS) ou en parallèle passif rapide (FPP). Il est donc possible de faire une pause DCLK pendant la configuration PS ou FPP ou d’utiliser une très faible fréquence pour DCLK sans entraîner de panne de configuration en raison du délai d’expiration.
Articles apparentés
Produits associés
Cet article concerne 29 produits
FPGA Cyclone® V GT
FPGA Cyclone® III
FPGA Stratix® V GX
FPGA GX Cyclone® IV
FPGA Cyclone® II
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA Arria® V GX
FPGA Stratix® V GT
FPGA Arria® V GT
FPGA Stratix® III
FPGA Stratix® II GX
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® II GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA Stratix®
FPGA Arria® GX
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SE
FPGA Cyclone® IV E
FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
FPGA Cyclone®
FPGA Cyclone® III LS
FPGA Stratix® IV E