ID de l'article: 000081272 Type de contenu: Dépannage Dernière révision: 29/10/2014

Pourquoi le signal CPL_ERR ne bascule-t-il pas les bits d’état d’erreur appropriés dans les registres de l’Espace de configuration ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’IP dur Altera® pour PCI Express® dans les périphériques Arria® V et Cyclone® V, basculer le signal cpl_err n’enregistrera pas l’erreur dans les registres d’état d’erreur. Ce problème affecte tous les signaux cpl_err[*], mais n’affecte pas les signaux cpl_err_func .

    Résolution

    La logique de la couche application doit effectuer une écriture LMI dans le registre d’erreurs approprié et créer le TLP approprié pour contourner le problème décrit. Voir le Tableau 2-29 Valeurs des champs d’état d’achèvement de la spécification PCI Express Base 3.0.

    Il n’est pas prévu que ce problème soit résolu dans une future version du logiciel Quartus® II.

    Produits associés

    Cet article concerne 7 produits

    FPGA Cyclone® V GT
    FPGA Arria® V GT
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Cyclone® V GX
    FPGA Arria® V GX
    FPGA SoC Cyclone® V SE

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