Descriptif
L’UART JTAG peut devenir instable si la broche DEV_CLRn de l’FPGA entrée a été affectée (dans le logiciel Quartus® II) pour générer une réinitialisation à l’échelle du périphérique, et que le FPGA est réinitialisé pendant que le module UART JTAG est actif.
Pour contourner ce problème, n’utilisez pas la fonction DEV_CLRn dans les conceptions avec l’UART JTAG. Éteignez le paramètre Enable device wide reset (DEV_CLRn) du logiciel Quartus II.