ID de l'article: 000080977 Type de contenu: Messages d'erreur Dernière révision: 27/08/2013

Erreur : le paramètre Channel PLL « output_clock_frequency » est défini sur une valeur illégale de «<channel pll="" output="" frequency=""> MHz » et le paramètre PMA Direct est défini sur « faux ».</channel>

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous rencontriez l’erreur ci-dessus du fitter Quartus® II si vous utilisez le Cyclone® V Custom PHY avec une note de vitesse d’émetteur-récepteur de -6 et une note de vitesse de cœur de -7 dans la version 13.0 du logiciel Quartus® II. Cela est dû à une vitesse d’émetteur-récepteur incorrectement mappée.

    Résolution

    Pour contourner ce problème, vous devez passer au logiciel Quartus® II version 13.0sp1.

    Produits associés

    Cet article concerne 4 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V ST

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