ID de l'article: 000080904 Type de contenu: Dépannage Dernière révision: 25/03/2013

Pourquoi mon Altera PLL ne verrouille-t-il pas la simulation ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le modèle de simulation PLL Altera dans les versions 12.0 et antérieures du logiciel Quartus® II, il est possible que la PLL ne verrouille pas la simulation si le areset port n’est pas élevé au début de la simulation.

    Ce problème affecte à la fois la simulation au niveau de la grille et la simulation RTL pour les conceptions ciblant les périphériques Stratix® V, Arria® V et Cyclone® V.

    Résolution

    Pour éviter ce problème, assurez-vous que les simulations utilisant la Altera PLL commencent par areset définir une hauteur élevée.

    Ce problème est résolu à partir de la version 12.0 SP1 du logiciel Quartus II.

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    Cet article concerne 14 produits

    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
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