ID de l'article: 000080825 Type de contenu: Dépannage Dernière révision: 08/02/2017

Pourquoi le cœur IP Ethernet Faible latence 40-100 Gbit/s bloque-t-il ou envoie-t-il des paquets incorrects pour certaines conditions d’interface TX Avalon-ST ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • Ethernet faible latence 40G 100G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les versions du cœur IP Ethernet 40-100 Gbit/s à faible latence qui précédent le logiciel Quartus® Prime v16.0 ne traitent pas correctement les conditions suivantes sur l’interface TX Avalon-ST. Les conceptions utilisant les versions antérieures du cœur IP peuvent suspendre ou envoyer des paquets incorrects si les conditions ci-dessous se produisent :

    1. La valeur TX valide est faible au sein d’un paquet valide entre le démarrage du paquet (SOP) et la fin du paquet (EOP) (le client réinitialise le signal valide lors de la transmission d’un paquet multi-cycle)
    2. Taille du paquet inférieure à neuf octets
    3. SoPs dos à dos
    4. Retour aux EOPs

    Bien que le protocole Avalon-ST le permet, le cœur IP ne les prend pas en charge.

    Les paquets incorrects peuvent avoir des FCS ou d’autres erreurs, ou peuvent avoir une longueur IPG minimale.

     
    Résolution

    Dans les versions pré-16.0 du cœur IP, vous devez modifier l’application pour éviter ces conditions. Le problème de blocage du cœur IP est résolu dans le cœur IP v16.0 à faible latence (40-100 Gbit/s) et les versions ultérieures. Le cœur IP identifie ces conditions comme des entrées invalides et les signale comme des erreurs.

    Produits associés

    Cet article concerne 7 produits

    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GX
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX

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