Pourquoi ne puis-je pas placer Intel® Stratix® 10 partitions FPGA adjacentes à la banque d’E/S des interfaces EMIF/PHY Lite/LVDS, les exporter et les réutiliser dans un autre projet ?

En raison d’un problème dans la version 18.0 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, lorsqu’une partition est placée dans la zone d’horloge de ligne adjacente aux interfaces EMIF/PHY Lite/LVDS dans un projet (ou dans un projet de développeur) et est réutilisée à l’aide de l’affectation QDB_FILE_PARTITION dans un autre projet (ou dans un projet consommateur), Le message d’erreur interne suivant s’affiche :

Erreur interne : Sous-système : LAB, Fichier : /quartus/legality/lab/lab_nd_config_creator_module.cpp, Ligne : 1006

• La case verte de la figure définit un secteur d’horloge. 1
• Une région d’horloge de ligne est une demi-horloge d’une largeur de secteur et d’une hauteur de ligne Lab, représentée par la boîte pointillée rouge dans la figure. 1
  • Dans le projet consommateur, si la partition réutilisée est placée dans cette région, l’erreur interne ci-dessus peut s’afficher.

Pour contourner ce problème, utilisez des régions de verrouillage logique dans le projet développeur pour éviter de placer la partition dans la région d’horloge de ligne adjacente aux interfaces EMIF / PHY Lite / LVDS.

• Dans le projet de développeur, utilisez les contraintes de la région de verrouillage logique pour restreindre le placement de la partition à exporter vers un secteur demi-horloge loin des interfaces EMIF/PHY Lite/LVDS ou de la banque d’E/S (contrainte en dehors de la région jaune surlignée). Compilez et exportez la partition à l’étape finale.
• Dans le projet consommateur, la partition exportée, lorsqu’elle est réutilisée, conserve le placement défini dans le projet développeur.

Ce problème devrait être résolu dans une future version du logiciel Intel® Quartus® Prime Pro Edition.