ID de l'article: 000080758 Type de contenu: Dépannage Dernière révision: 20/02/2014

Le modèle VHDL de cœur IP à faible latence 40-100 GbE ne peut pas simuler correctement

Environnement

    Édition d'abonnement Intel® Quartus® II
    Simulation
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Si vous générez un modèle VHDL pour une IP faible latence de 40-100GbE cœur, il ne peut pas simuler correctement.

Résolution

Ce problème n’a aucune solution de contournement. Vous devez générer votre cœur IP variation dans Verilog HDL.

Ce problème sera résolu dans une version ultérieure de la faible latence Fonction MAC et PHY MegaCore 40 et 100 Gbit/s Ethernet.

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