Problème critique
Si vous générez un modèle VHDL pour une IP faible latence de 40-100GbE cœur, il ne peut pas simuler correctement.
Ce problème n’a aucune solution de contournement. Vous devez générer votre cœur IP variation dans Verilog HDL.
Ce problème sera résolu dans une version ultérieure de la faible latence Fonction MAC et PHY MegaCore 40 et 100 Gbit/s Ethernet.