ID de l'article: 000080746 Type de contenu: Dépannage Dernière révision: 02/05/2014

L’interface esclave Txs Avalon MM 128 bits de l’ip dure Altera pour PCI Express peut-elle traiter une demande de lecture/écriture avec ByteEnable=0x01 ?

Environnement

  • Logiciel de conception Intel® Quartus® Prime
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 13.1 du logiciel Quartus® II et les versions précédentes, l’interface esclave TX Avalon MM® 128 bits de l’IP dure pour PCI Express* ne peut pas générer de paquet TLP PCI Express correct lorsque le fichier ByteEnable = 0x01, 0x03 ou 0x7 à l’interface Avalon-MM.

    les ponts Avalon-MM fonctionnent correctement avec un nombre de rafales = 1 et le octet suivant permet (Fonction DW Byte Enable)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFFFF

    Résolution

    Pour contourner ce problème, utilisez une interface esclave Txs 64 bits Avalon-MM, ou définissez ByteEnable sur plus de 0x07 (4 octets activés ou plus) avec une interface esclave Avalon-MM 128 bits.

    Aucun plan n’est actuellement en place pour résoudre ce problème.

    Produits associés

    Cet article concerne 5 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA Intel® Cyclone® 10
    FPGA Stratix® V
    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Intel® Arria® 10

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