Le contenu des adresses 0×05 et 0×06 de la RSE n’est pas accessible

Conceptions utilisant le contrôleur haute performance II (HPC II) architecture avec activer la configuration et le registre d’état L’option d’interface activée, ne peut pas accéder à l’adresse de la RSE Contenu 0×05 et 0×06.

Ce problème affecte tous les modèles qui utilisent les hautes performances architecture du contrôleur II avec la configuration et le module Enable (Activer la configuration) L’option Interface du registre de l’état est activée.

Votre conception ne parvient pas à simuler et ne fonctionne pas dans le matériel.

Pour accéder aux adresses RSE 0×005 et 0×006, effectuer les étapes suivantes :

1. Ouvrez < fichier name>_controller_phy.v.
2. Recherchez les ports de débogage suivants sous le nom _phy l’instantiation.

dbg_clk (Horloge)

dbg_addr (Adresse)

dbg_cs (Sélection de puce)

dbg_waitrequest (Demande d’attente)

dbg_wr (Demande d’écriture)

dbg_wr_data (Écriture des données)

dbg_rd (Lire la demande)

dbg_dr_data (Lire les données)

3. Exporter ces ports dans le nom fichier_example.v.
4. Utilisez le protocole Avalon-MM pour accéder à l’adresse CSR 0×005 et 0×006 contenu via les ports de débogage.

Ce problème ne sera pas résolu.