ID de l'article: 000080673 Type de contenu: Dépannage Dernière révision: 10/09/2019

Pourquoi programmer le csr_cgs_bypass_sysref bit de registre à « 0 » alors que le Intel® FPGA IP JESD204B est en phase ILAS, rétablit-il l’état CGS de l’IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème connu dans le logiciel Intel® Quartus® Prime Standard et Pro Edition, programmer le csr_cgs_bypass_sysref bit de registre à «0» lorsque le Intel FPGA IP JESD204B est dans la phase ILAS permettra de rétablir l’état CGS de l’IP. Cela affecte les familles de périphériques Intel Agilex®, Intel Stratix® 10, Intel Arria® 10 et 10 GX Intel Cyclone®.

    Résolution

    Pour contourner ce problème, éviter de programmer le csr_cgs_bypass_sysref bit de registre lorsque le Intel FPGA IP JESD204B est en phase ILAS. Aucun correctif n’est prévu pour cela.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Cyclone® 10 GX
    FPGA et FPGA SoC Intel® Agilex™
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Intel® Stratix® 10

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