ID de l'article: 000080581 Type de contenu: Dépannage Dernière révision: 30/06/2014

Les résultats de simulation matérielle et logicielle diffèrent lorsqu’on utilise le mode de préadder avec un signal non signé

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème de simulation a été trouvé dans la version 13.0 du logiciel Quartus II, mais affecte les versions 11.1 à 13.0. Lorsque vous accélérez directement le traitement du signal numérique (DSP) ou le contrôle d’accès multimédia (MAC) WYSIWYG dans votre conception, votre matériel et Les résultats de la simulation logicielle diffèrent lorsqu’ils utilisent le mode préadder avec un signal non signé. Les résultats de la simulation diffèrent lorsque la sous-traction du preadder et l’entrée pré-signée sont utilisées en même temps ; sur le matériel, l’entrée du préadder est l’extension de connexion, de sorte que tout les entrées sur multiplicateur sont traitées comme signés. Ce problème s’applique aux périphériques Arria V et Cyclone V.

    Résolution

    La version du logiciel 13.1 Quartus II comprend des contrôles de légalité pour vous empêcher de produire cette erreur. Il n’y a pas de solution de contournement pour les versions précédentes.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V

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