ID de l'article: 000080511 Type de contenu: Dépannage Dernière révision: 04/02/2020

Pourquoi le port « sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q » généré dans le fichier IP dur 10/Cyclone® Intel® Arria® PCI Express* Verilog est-il différent du nom de port de la liste de netlist EDA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 19.4 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, il est possible que vous voyiez un décalage entre le fichier HDL Verilog généré pour la Intel® Arria® 10/Cyclone® 10 Ip dure 10 pour PCI Express* et la netlist EDA.

    Fichier HDL Verilog : sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

    dossier d’installation /quartus/eda/sim_lib/twentynm_hip_atoms.v : sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

    Résolution

    Pour contourner ce problème, modifiez le nom du port sur « sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q »

    Ce problème est résolu à partir de la version 20.1 Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Cyclone® 10
    FPGA et FPGA SoC Intel® Arria® 10

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