Lorsque vous compilez un contrôleur SDRAM DDR3 basé sur UniPHY, vous pouvez obtenir l’avertissement ci-dessus entre pll_ref_clk et pll_afi_clk/pll_write_clk.
Cet avertissement est dû à un rapport non entier entre la fréquence d’horloge de référence de la PLL et la fréquence de fonctionnement, ce qui force les temps de bord de lancement et de verrouillage au-delà de la plage de valeurs de temps autorisée.
L’avertissement peut être ignoré en toute sécurité. Si vous voulez éviter l’avertissement, vous pouvez essayer l’une de ces deux solutions de contournement.
Solution 1 : ajoutez une contrainte « set_false_path » entre pll_ref_clk et pll_afi_clk/pll_write_clk car il n’y a pas de chemin de synchronisation entre pll_ref_clk et les horloges de sortie PLL.
Solution 2 : modifiez la fréquence de l’horloge de référence de la PLL pour obtenir un rapport entier entre la fréquence d’horloge de référence de la PLL et la fréquence de fonctionnement.