Introduction
Si votre contrôleur SDRAM DDR3 avec conception UniPHY à 533 MHz répond aux critères de base énumérés ci-dessous et que vous avez effectué une analyse préliminaire d’une conception compilée instantanément avec la configuration de l’interface mémoire souhaitée, vous devez en informer votre FAE local et demander de plus amples communications avec l’équipe de marketing technique HardCopy et le HardCopy Design Center (HCDC) concernant l’opportunité de conception. Le HCDC demandera une analyse plus approfondie de la conception et potentiellement la nécessité d’effectuer un lieu d’essai et le parcours de la conception dans le flux de conception ASIC HCDC pour confirmer que la fermeture du timing est réalisable sur la conception donnée avant toute acceptation de la conception pour la migration HardCopy (étape DR2) aura lieu.
Fond
La version 10.1 du logiciel Quartus® II de la mégafunction UniPHY DDR3 a été validée par le HardCopy Design Center par le biais d’une voie d’essai, bien qu’aucune bande physique n’ait été réalisée lors de la conception du test.
La conception a été réalisée à l’aide du logiciel Quartus II version 10.1 Build 145. Elle a été construite à l’aide d’une interface de contrôleur mémoire unique configurée pour une interface DDR3 533 MHz à un seul bord des E/S du périphérique, en utilisant le HC4GX35FF1152 dans des conditions de fonctionnement commerciales (température de jonction 0C et 85C). La fermeture du temps a été atteinte pour le cas de test donné dans tous les angles PVT analysés, mais avec très peu de marge de jeu positive restant (<20ps une marge d’installation positive). Comme la marge est très limitée, il est tout à fait possible que certaines implémentations construites à l’aide d’un prototype de FPGA puissent fonctionner pour le FPGA dans les tests système, mais peuvent avoir des problèmes en cas de migration vers un périphérique HardCopy® et ne s’avère pas répondre complètement à toutes les exigences de synchronisation dans l’analyse statique du timing. Il existe des différences physiques inhérentes et des différences d’implémentation entre les périphériques FPGA et HardCopy, qui entravent le caractère identique de la synchronisation entre les deux périphériques.
La configuration de conception a utilisé les paramètres par défaut de la carte et de la fréquence de banc d’essai fournis dans le mégafunction UniPHY, comme indiqué dans le fichier dut_timing.tcl généré par l’IP Megawizard.
Comme chaque système conçu est unique, il est important que vous comparez ces paramètres avec votre environnement système pour voir si votre conception est comparable à ces paramètres ou non. Certains détails de mise en œuvre varient et peuvent aider ou atténuer les résultats en cas de ralentissement. Par exemple, si les taux de fiente se dégradent sur les E/S, cela peut nuire à la marge de synchronisation de la capture d’écriture DQ/DQS, mais une répartition plus étroite des traces de la carte au sein d’un groupe DQ/DQS aiderait à la marge de synchronisation.
Critères de conception
Conditions de base pour les conceptions HardCopy IV GX utilisant un contrôleur SDRAM DDR3 À 533 MHz avec UniPHY :
· Utilisez uniquement l’IP DDR3 UniPHY publiée avec la version 10.1 ou une version ultérieure du logiciel Quartus II. L’IP Altmemphy n’atteint pas 533 MHz dans les périphériques Hardcopy IV GX.
· Utilisez uniquement des périphériques HardCopy IV GX avec un package FF, les packages LF ou WF ne vont pas atteindre 533 MHz ; Vos FPGA choix de compagnons sont ouverts en fonction de votre densité.
· L’implémentation à un seul grade est prise en charge, les implémentations multi-grades auront des limites de performances réduites et n’arriveront pas à atteindre 533 MHz en raison du chargement par broche accru sur la HardCopy et FPGA périphériques et des limitations dans l’infléchence.
· Les conditions de fonctionnement commerciales doivent être spécifiées dans la configuration du projet (0C et 85C pour la température de jonction min/max). Les périphériques Hardcopy IV GX n’arriveront pas à boucler le timing d’une interface DDR3 de 533 MHz pour les conditions de fonctionnement industrielles.
· Le contournement des E/S n’est pas garanti de fonctionner avec la DDR3 à 533 MHz dans les périphériques Hardcopy IV GX. Contenir l’ensemble des emplacements d’E/S de l’interface de la mémoire DDR3 au même bord de la matrice à l’aide du planificateur de broches et des informations de la banque des E/S. Toutes les broches d’adresse et de commande, ainsi que les broches DQ/DQS/DM, ainsi que l’entrée d’horloge de référence pour la PLL utilisée dans la mégafunction DDR3.
· Ne pas faire passer l’horloge de référence vers la PLL par un chemin interne avant l’épinglette de référence PLL. Cela comprend une horloge de référence entrant sur différentes broches d’E/S de périphérie et un routage à l’aide d’une ressource Global Clock à l’emplacement PLL instantané DDR3 IP. Utilisez une broche d’entrée principale adjacente à l’emplacement PLL pour fournir votre horloge de référence à la PLL. Ne cascadez pas les horloges de référence PLL.
· Conformez-vous au mieux aux paramètres par défaut de synchronisation et de retard de suivi de la carte se trouvant dans le megawizard IP DDR3 lors de la conception de votre interface mémoire. Toute perte de valeur au-delà des valeurs spécifiées peut empêcher la fermeture réussie de l’interface mémoire.
· Conception partageant le contrôle et la synchronisation des signaux de réinitialisation du contrôleur IP DDR3 et de la logique du chemin de données. Concevez de telle sorte qu’il puisse asynchronement faire valoir la réinitialisation à tous les domaines, mais supprime de manière synchrone la réinitialisation dans les domaines d’horloge locaux pour s’assurer une récupération et une suppression appropriées de la réinitialisation.
· Utilisez des outils de simulation pour extraire les données les plus défavorables sur les interfaces d’E/S de la mémoire et fournissez ces informations dans le megawizard IP DDR3 pour améliorer la précision de la synchronisation et la marge de synchronisation. Si les outils de simulation ne sont pas disponibles, utilisez le planificateur de modèles de carte E/S avancé (AIOT) trouvé dans le planificateur de broches du logiciel Quartus II pour modeler l’environnement de trace de votre carte et, lors de la compilation de la conception, extraire les données les plus défavorables concernant les taux de fichage signalés dans le rapport TIMEQuest, à partir de la section « Signal Integrity Metrics » de larévision < fichier >.>.>.rpt. Utilisez ces informations de fréquence d’extension à la place des données dérivées de la simulation dans le Mégawizard IP DDR3, puis retirez la modélisation de la carte AIOT de votre conception pour les broches de l’interface E/S DDR afin que le parasiant ne soit pas doublement en analyse, car les contraintes de synchronisation et l’analyse de calibrage DDR3 IP megawizard expliqueront les effets de la carte si les paramètres sont entrés correctement dans le Megawizard.
· Créez un contrôle accessible à l’utilisateur dans votre conception pour les ports d’interface de débogage et les ports de reconfiguration DLL/PLL disponibles dans la boîte à cocher IP Megawizard DDR3 lorsque la case à cocher « HardCopy Compatibility » est activée dans la configuration Megawizard.