ID de l'article: 000079862 Type de contenu: Dépannage Dernière révision: 17/06/2014

Le timing du DDR à l’aide de Altera IP EMIF (External Memory Interface) est-il préoccupant si ma conception ne répond pas aux tests de conformité des unités de stockage DCD (déformation du cycle d’utilisation) ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Si votre conception échoue aux tests de conformité des unités de stockage DC, la fonctionnalité du système peut toujours être garantie sur le PVT (processus, tension et température) si ce qui suit est vrai :

Tous les paramètres de synchronisation de la mémoire sont correctement définis dans la GUI IP EMIF (Interface utilisateur graphique), en fonction de la vitesse de la mémoire et reportez-vous à la fiche de données du fournisseur de la mémoire

Tous les effets au niveau de la carte sont entrés correctement dans l’onglet Paramètres de la carte. Vous devez utiliser HyperLynx ou un simulateur similaire pour obtenir ces valeurs représentatives de votre carte mère.

L’analyse de synchronisation EMIF dans votre conception est d’une marge positive de l’analyse de synchronisation TimeQuest

  • l’analyse de synchronisation de l’interface mémoire externe logicielle Altera Quartus® II est une analyse complète au niveau du système, comprenant des effets de carte de circuits imprimés tels que ISI, SSI, des effets FPGA tels que la modélisation rise/fall sur DQ/DQS/CK, ainsi que des effets sur les périphériques de mémoire tels que tDQSQ, tQH, tDS, tDH, tIS, tLAC, tDQSCK, calibrage de la mémoire.
Résolution

 

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Circuits programmables Intel®

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