ID de l'article: 000079854 Type de contenu: Messages d'erreur Dernière révision: 23/11/2014

Avertissement : le port « datab » de l’instanciation de l’entité de « lpm_add_sub_component » est connecté à un signal de largeur 32. La largeur officielle du signal dans le module est de 16. Les bits supplémentaires seront ignorés.

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous verrez cet avertissement, peut-être plusieurs fois, lorsque vous créerez des modèles de simulation d’un Intel® FPGA IP NCO II. Il est possible également que vous voyiez le message d’avertissement suivant :

    Avertissement : avertissement Verilog HDL ou VHDL à nco_altera_nco_ii_140_riojqbq.v(91) : objet « select_s » attribué une valeur mais jamais lu

    Résolution

    Ces avertissements peuvent être ignorés en toute sécurité, ils ne causeront aucun problème de simulation et n’affecteront pas les modèles de synthèse.

    Produits associés

    Cet article concerne 18 produits

    FPGA SoC Cyclone® V SX
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA Cyclone® V GT
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Intel® Arria® 10 GT
    FPGA Arria® V GT
    FPGA Intel® Arria® 10 GX
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA SoC Intel® Arria® 10 GX
    FPGA SoC Cyclone® V SE

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    Avertissement

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