En raison d’un problème dans le Cyclone® IV FPGA PMA IP dur PCIe, la liaison peut être bloquée dans l’état Detect.Active .
Cela s’explique par le fait que la logique de détection du récepteur émetteur-récepteur ne renvoie pas une pulsation PHYSTATUS de l’interface PIPE au cœur de l’IP dure si la faible période de deux TxDetectRx txDetectRx est inférieure à 544 ns.
Modifiez manuellement la logique de réinitialisation de l’IP dure pour indiquer le signal crst et srst pour au moins 1 nous.
Vous pouvez utiliser les fichiers suivants pour afficher les modifications nécessaires aux Avalon® interfaces machées de mémoire pour répondre aux exigences ci-dessus.
- pcie_compiler_0 (.v) : la logique de réinitialisation ajoutée peut être trouvée sur plusieurs lignes en utilisant le mot-clé nouveau. Placez ces lignes dans votre fichier d’instanfération pour Avalon interfaces en mappées de mémoire.
- pcie_compiler_0 (.vhd) : la logique de réinitialisation ajoutée peut être trouvée sur plusieurs lignes en utilisant le mot-clé nouveau. Placez ces lignes dans votre fichier d’instanfération pour Avalon interfaces en mappées de mémoire.
Ce problème a été résolu dans les implémentations platform designer de l’IP dure Cyclone IV PCIe.