ID de l'article: 000079490 Type de contenu: Information et documentation de produit Dernière révision: 13/08/2013

Comment la PLL Intel FPGA IP se comporte-t-elle lorsque le port areset est bascule et qu’une exigence s’applique pour savoir quand l’ensemble peut être bascule ensuite ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Sur la périphérie montante (rôdeur) de la broche de boucle à phase verrouillée (PLL), tous les compteurs PLL sont dentelés et le VCO est réglé sur une fréquence nominale centrale.  Pour garantir le bon fonctionnement de la PLL, il existe une machine d’état qui fonctionne de l’horloge d’entrée à la PLL (refclk) pour contrôler la synchronisation des réinitialisations internes.

L’ordinateur d’état commence le processus de prise de la PLL hors de la réinitialisation à partir du bord de chute de l’ensemble.  Ce processus nécessite 1 024 cycles de refclk pour s’exécuter.  Toute augmentation des bords de l’ensemble sera ignorée au cours de ces cycles de 1 024 refclk et la PLL ne sera pas tenue en réinitialisation.

Résolution

Ne réinsérez pas la configuration dans les 1 024 cycles refclk de sa délification.

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