ID de l'article: 000079255 Type de contenu: Dépannage Dernière révision: 04/03/2014

* Erreur : le paramètre « CFG_CMD_GEN_OUTPUT_REG » du module ne permettant pas de remplacer alt_mem_ddrx_controller.v

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP UniPHY avec contrôleur DDR3 SDRAM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez l’erreur ci-dessus lors de la simulation de votre contrôleur UniPHY DDR3 avec le ModelSim-Intel® FPGA. La cause de l’erreur est la commande des bibliothèques de compilation dans l’appel d’élaboration vsim ModelSim.

    Résolution

    Vous devez vous assurer que la bibliothèque contenant les fichiers compilés DDR3 est d’abord répertoriée dans la commande. Dans ce cas, le répertoire de travail contient les fichiers compilés par DDR3 :

    vsim -sgate_ver -t ps -L work -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L altera_mf -L altera_lnsim -L stratixiv <top_level_filename>

    Il est recommandé de suivre le fichier et la commande de la bibliothèque dans le fichier msim_setup.tcl fourni dans le répertoire <IP_variation_name>_sim/mentor .

    Produits associés

    Cet article concerne 20 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
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    FPGA Cyclone® V GX
    FPGA Stratix® V GS
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