Problème critique
Ce problème affecte les produits DDR2 et DDR3.
L’analyse de l’avant-première de la relation de synchronisation DQS à CK est effectué dans le cadre de la commande Report DDR. Calcul pour la configuration et la marge de maintien de la relation DQS à CK est incorrecte.
La solution à ce problème est de générer votre
interface mémoire, puis effectuez les modifications suivantes dans le fichier interface_name <>_if0_p0.sdc
dans le dossier des sous-modèles IP UniPHY :
- Trouvez les contraintes de synchronisation DQS vs CK dans
le fichier .sdc. C’est là les
set_output_delaycontraintes dans laDQS vs CK PATHsection du fichier. - Modifier le
terme dans les-max-mincontraintes d’être ajouté à un sous-groupe. - Échange de
(minCK_DQS_skew)(maxCK_DQS_skew)produits contraintes.
Les contraintes correctes sont les suivantes :
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
Après la mise en œuvre de cette solution de contournement, TimeQuest analysera
la relation DQS à CK correctement. Il est possible que vous ne voyiez pas de changement
dans la configuration indiquée et maintenez la marge, si minCK_DQS_skew votre
le négatif de maxCK_DQS_skew la .
Ce problème sera résolu dans une version ultérieure.