Il est possible que vous voyiez cet avertissement lors de l’utilisation des outils de simulation Cadence avec des fichiers VHDL générés par SOPC Builder ou Qsys. Cet avertissement n’a aucun effet sur les résultats de la simulation et peut être ignoré en toute sécurité.
Ce message d’avertissement peut être supprimé avec la commande Tcl suivante dans les outils de simulation Cadence :
ncsim> set pack_assert_off {std_logic_arith}