Problème 136531 : Réseaux d’horloge et LP dans les périphériques Stratix IV, version 3.4
Page 5-14, notes à la figure 5-11. Remarque 2 indique actuellement, pour les signaux Static Clock Select, que lorsque le périphérique fonctionne en mode utilisateur, vous ne pouvez définir les signaux de sélection d’horloge que dans un fichier de configuration (fichier d’objets SRAM [.sof] ou fichier d’objet de programmeur [.pof] et cela ne peut pas être contrôlé dynamiquement.
La remarque 2 doit indiquer « Vous ne pouvez définir le signal de sélection d’horloge que de manière statique dans un fichier de configuration (.sof ou .pof) ».
Problème 140213 : Caractéristiques CC et de commutation des périphériques Stratix IV, version 5.3
Le tableau 1-42 indique que pour un niveau de vitesse -2/2 fois plus élevé Stratix les périphériques IV, le taux de données de 1 600 Mbit/s est pris en charge pour les SERDES synchrones source avec les normes d’E/S différentielles true. La vitesse de données maximale possible obtenue dans le SERDES synchrone source de périphérique Stratix IV dépend de la conception. Le SERDES synchrone source est implémenté à l’aide de la ALTLVDS_RX et de ALTLVDS_TX mégafunctions. Vous pouvez sélectionner le facteur de déserialisation/de série de votre interface en utilisant ces mégafunctions. La spécification Fmax pour les SERDES est basée sur l’horloge rapide utilisée pour les données série. L’interface Fmax dépend également du domaine de l’horloge parallèle, qui dépend de la conception et nécessite une analyse de synchronisation.
Problème 156376: réseaux d’horloge et LFP dans les périphériques Stratix IV, version 3.4
Il existe deux puces pour les exigences lors de l’utilisation du basculement automatique de l’horloge, le premier est incorrect. Il est dit :
« Les deux entrées d’horloge doivent fonctionner. »
L’objectif de la commutation automatique de l’horloge est de basculer entre les horloges si l’on ne fonctionne plus. Les deux horloges doivent être exécutées lorsque le FPGA est configuré. La puce doit dire :
« Les deux entrées d’horloge doivent fonctionner lorsque le FPGA est configuré. »
Numéro 91332 : Volume2, chapitre 1. Architecture de l’émetteur-récepteur dans les périphériques Stratix IV, version 4.5
La page 1-152 indique incorrectement :
Le tableau 1-57 répernumère les temps de configuration typiques des périphériques Stratix IV GX lorsqu’ils sont configurés à 125 MHz à l’aide du schéma de configuration FPP (Fast Passive Parallel).
Mais la fréquence de configuration maximale dans FPP dépend de la variante de périphérique, comme le montre le volume 1, chapitre 10, tableau 10-4.
Il doit dire :
Le tableau 1-57 répernumère les temps de configuration typiques des périphériques Stratix IV GX lorsqu’ils sont configurés à l’aide du schéma de configuration fast passive parallel (FPP) à la fréquence maximale.
Problème 357589 Caractéristiques CC et de commutation des périphériques Stratix IV, version 4.6
Tableau 1-23 indiquant incorrectement que toutes les largeurs de voieS PCI Express® Gen2 sont prises en charge dans les périphériques commerciaux et industriels -3.
Comme indiqué correctement dans le tableau 1-9 du Guide de l’utilisateur PCI Express:
Une interface PCI Express Gen2x8 Stratix® IV nécessite des niveaux de vitesse de -2 ou -3I (-3C ne prend pas en charge Gen2x8).
Problème 10006592 : Volume 2, chapitre 1, architecture des émetteurs-récepteurs dans Stratix appareils IV, version 4.1
La section « Modes de fonctionnement de l’AEQ » du chapitre De l’architecture de l’émetteur-récepteur Luxionx IV explique qu’il existe trois modes de fonctionnement pour AEQ où seul le mode « one-time » est pris en charge par le logiciel Quartus® II.
Reportez-vous au tableau 1-2 de l’addendum de la section Stratix manuel des périphériques IV pour obtenir des mises à jour sur la fonctionnalité « Equalization adaptatif (AEQ) » des émetteurs-récepteurs siV.
Problème 10006412 : Volume 1, chapitre 10, configuration, sécurité de la conception, mises à niveau du système à distance dans les périphériques Stratix IV, version 3.1
La synchronisation tCF2ST1 (nCONFIG haute à nSTATUS élevée) ne varie pas en fonction du tCFG (largeur d’pulsation nCONFIG). Une fois que le nCONFIG est publié haut, le nSTATUS est publié haut dans la spécification maximale tCF2ST1 à condition que vous ne maintenez pas le nSTATUS faible en externe.
La note associée au tableau correspondant sera modifiée pour indiquer « Cette valeur s’applique si vous ne retardez pas la configuration en maintenant le nSTATUS à un niveau bas ».
Problème 10006465 : Caractéristiques du volume 4, chapitre 1, CC et commutation, version 4.3
Dans les notes du tableau 1-5, il indique que « Altera recommande une tension de batterie nominale de 3,0 V lors de la connexion de VCCBAT à une batterie pour la sauvegarde des clés volatiles. Si vous n’utilisez pas la clé de sécurité volatile, vous pouvez connecter le VCCBAT à un bloc d’alimentation GND ou à un bloc d’alimentation 3,0 V. »
Cette note sera mise à jour pour indiquer « Altera recommande une tension de batterie nominale de 3,0 V lors de la connexion de VCCBAT à une batterie pour la sauvegarde des clés volatiles. Si vous n’utilisez pas la clé de sécurité volatile, vous pouvez connecter le VCCBAT à GND ou à un bloc d’alimentation 1,2V-3.3V. »
Résolution des problèmes :
Problème 360127 Caractéristiques CC et de commutation des périphériques Stratix IV, version 5.0
Le tableau 1-22 ne correspond pas à la plage d’entrées de tension du récepteur LVDS.
Lorsque Dmax > 700 Mbit/s, la tension d’entrée du LVDS est de 1,0 V <=VIN <=1,6 V.
Lorsque la tension d’entrée de la mémoire Dmax <= 700 Mbit/s est requise est de zéro V <=VIN <=1,85 V.
Problème 35430 : Caractéristiques CC et de commutation des périphériques Stratix IV, version 5.3
Le tableau 1-42 des caractéristiques CC et de commutation des périphériques Stratix IV indique que pour un périphérique à -2/2 fois plus rapide, 800 MHz est pris en charge pour les normes d’E/S fHSCLK_in (fréquence d’horloge d’entrée) des E/S true. Cela ne s’applique pas aux périphériques de densité 680, 530, 360 et 290. Les spécifications de ces pièces sont dévaluées de 5 %. La fréquence correcte doit être de 762 MHz pour ces périphériques.
Problème 35430 : Caractéristiques CC et de commutation des périphériques Stratix IV, version 5.2
Le tableau 1-22 indique que VCCIO est utilisé pour les normes différentielles de fonctionnement des E/S. Ce n’est pas correct. VCCIO est utilisé pour le fonctionnement de sortie différentielle. Les détails suivants clarifient les broches d’alimentation utilisées dans les opérations d’entrée différentielle :
- Les banques d’E/S à colonnes prennent en charge les normes D/S LVPECL pour le fonctionnement des entrées uniquement sur les broches d’entrée de l’horloge dédiées.
- Les entrées d’horloge différentielles dans les E/S de la colonne sont alimentées par VCC_CLKIN qui nécessite 2,5 V. Les entrées différentielles qui ne sont pas sur des broches d’horloge dans les E/S de la colonne sont alimentées par VCCPD qui nécessite 2,5 V. Toutes les entrées différentielles des banques d’E/S de série sont alimentées par un VCCPD qui nécessite 2,5 V.
Problème 10006109 : Volume-2, chapitre 1, version 4.1
La page 1-149 indique : « Si vous utilisez le bloc IP dur Stratix IV GX et GT PCI Express, affirmez le port testin[5] du fichier d’emballage généré par le compilateur PCI Express dans votre conception. L’affirmation de ce port force le LTSSM dans le bloc IP dur à passer à ces états. Le port testin[5] doit être revendiqué pour un minimum de 16 ns et moins de 24 ms. »
Il serait incorrect d’indiquer le port de test[5]. test_in port[6] doit être revendiqué, au lieu de port testin[5].
Problème 10005907 : Volume 2, chapitre 1, version 4.1
Page 1-188 indique que la fonctionnalité de boucage parallèle inverse PCI Express (PIPE) n’est pas prise en charge dans Stratix les périphériques IV GT. Cela est incorrect. Il est pris en charge sur Stratix périphériques IV GT.
Problème 10005786 : manuel Stratix IV, volume-1,2,3 et 4, version 4.0
La vitesse de données minimale prise en charge par Stratix® périphérique IV GT est de 600 Mbit/s, au lieu de 2,488 Gbit/s.
Problème 10005787 : Volume 2 Chapitre 1 « architecture Stratix IV des émetteurs-récepteurs » Version 4.0
Tableau 1-70. La CMU PLL de Stratix IV GT prend en charge les débits de données de 600 Mbit/s à 11,3 Gbit/s.
Problème 10005409 Volume-2, chapitre 2, version 4.0
Tableau 2-4, remarque (1) dans le manuel de périphériques : « Lorsqu’il est configuré comme HCSL, le logiciel Quartus® II sélectionne automatiquement le couplage CC avec option de résiliation externe pour le signal de broches refclk ». Des étapes supplémentaires sont en fait nécessaires dans le logiciel Quartus® II pour activer le couplage CC/la résiliation externe sur les broches REFCLK.
1. Ajoutez la cession suivante à votre fichier .qsf de projet
set_instance_assignment INPUT_TERMINATION
2. Re-compiler la conception
Problème 10005661 Volume-2, chapitre 5 ver 4.0. Tableau 5-15. Cartographie du registre des interfaces EyeQ
La déclaration , « Bit [1]-Read/Write : Écrivant un 1 à ce bit écrit le contenu du registre des données sur l’un des registres EyeQ en fonction de l’adresse stockée dans le registre des adresses de registre EyeQ. Écrire un 0 lit le contenu du registre EyeQ. » est incorrect.
Il doit lire : « Bit [1]-Read/Write : Écrire un 0 à ce bit écrit le contenu du registre des données sur l’un des registres EyeQ en fonction de l’adresse stockée dans le registre des adresses de registre EyeQ. Écrire un 1 lit le contenu du registre EyeQ. »
Problème 366739 Caractéristiques CC et de commutation des périphériques Stratix IV, version 4.6
Remarque (4) dans le Tableau 1-6 , « VCCH_GXBL/R doivent être connectés à un bloc d’alimentation de 1,4 V si le débit de données du canal émetteur est > 6,25 Gbit/s ». La limite de débit de données de « >6,25 Gbit/s » est incorrecte. Il doit indiquer « >6,5 Gbit/s ».
Problème : 10006605 Caractéristiques CC et de commutation des périphériques Stratix IV, version 4.4.
Le VCCPT a été retiré des tableaux 1-1 et 1-5 par erreur. La spécification recommandée pour le VCCPT est de 1,5 V.
Problème : 10006694 : Socketing sous tension et réinitialisation sous tension dans les périphériques Stratix IV, version 3.1.
Il y a des pointeurs dans ce chapitre qui indiquent « Altera recommande d’alimenter VCC avant VCCAUX », mais qui doivent se lire « Altera nécessite de faire fonctionner le VCC avant VCCAUX ».
Problème : 10006604 Caractéristiques CC et de commutation des périphériques Stratix IV, version 4.4.
Le VCCCB a été ajouté aux tableaux 1-1 et 1-5 par erreur.
Problème 10005417 Volume-2, chapitre 5 « EyeQ » Version 3.0
La déclaration « Lorsque vous activez le matériel EyeQ, il permet au CDR d’échantillonner sur 64 positions différentes à l’intérieur de deux intervalles d’unité (UIS) des données entrantes. Vous pouvez contrôler manuellement les points d’échantillonnage et vérifier que le taux d’erreur binaire (BER) à chacun de ces 64 points d’échantillonnage est incorrect. »
Il doit lire : « Lorsque vous activez le matériel EyeQ, il permet au CDR d’échantillonner sur 32 positions différentes dans un intervalle d’une unité (UIS) des données entrantes. Vous pouvez contrôler manuellement les points d’échantillonnage et vérifier le taux d’erreur binaire (BER) à chacun de ces 32 points d’échantillonnage. »
Problème 10006578 vol. 1, Ch 3 : Blocs de mémoire TriMatrix dans les périphériques Stratix IV, version 3.1
Le manuel Stratix IV décrit les cellules de mémoire M9K et M144K comme étant initialisées à tous les 0 dès que l’alimentation est activée, sauf s’il existe un fichier mif spécifié.
Problème 10003993 Volume 4, chapitre 1 « Caractéristiques CC et de commutation » Version 3.1
Le tableau 1-37 (tableau 1-36 de la version 4.0) a été corrigé pour afficher les débits de données pour le facteur SERDES J=2 à l’aide des registres DDIO.
Problème 10003562 Volume 1, chapitre 12 « Tests de boundary-scan JTAG dans Stratix périphériques IV » Version 2.0
Version 3.0 mise à jour Tableau 12-2 avec le bon numéro de référence 16 bits dans le code de référence 32 bits pour le périphérique EP4SGX230.
Problème 10003555 Volume 4, chapitre 1 « Caractéristiques CC et de commutation » Version 2.1
Les spécifications facultatives de LVPECL dans le tableau 1-18 (tableau 1-21 de la version 4.0) s’appliquent aux broches d’entrée de ligne et de colonne.
Issue 10003397,volume 4, chapitre 1 « Caractéristiques CC et de commutation » Version 2.1
La spécification Iout a été ajoutée au tableau 1-1.
Issue 10003232,volume 2, chapitre 3 « Configuration de plusieurs protocoles et débits de données dans un bloc émetteur-récepteur » Version 2.0
Le tableau 3-7 montre les canaux d’émetteur-récepteur qui sont disponibles lorsque le bloc IP dur PCI Express est activé. Dans la colonne Ch1, l’article de la deuxième ligne montre que le canal est disponible pour l’utilisation (indiqué par \'avail\'). Ces informations sont incorrectes. Par conséquent, pour un lien PCI x1 avec 2 canaux virtuels, ch1 ne peut pas être utilisé pour une configuration quelconque.
Issue 10003061,volume 2, chapitre 1 « Stratix IV Transceiver Architecture » Version 1.0
Les détails concernant le bloc de commande des octets et les figures 1-92 et 1-93 ont été mis à jour dans la révision 2.0.
Problème 10002468, volume 4 chapitre 1 « Caractéristiques CC et de commutation » Version 1.0
La tension minimale pour VCCD_PLL a été corrigée dans la version 2.0.
Issue 10003439, volume 1 chapitre 1 « présentation de la famille de périphériques Stratix IV » Version 1.0
Le tableau 1-1 a été mis à jour dans la révision 2.1 avec le bon nombre de blocs IP durs PCI Express pour le périphérique EP4SGX530.
Problème 10006590 vol. 2, Ch 5 : Stratix reconfiguration dynamiqueIV, version 4.1
La section « Adaptive Equalization (AEQ) », page 5-74, du chapitre de reconfiguration dynamique de Luxex iv, explique qu’il existe trois modes de fonctionnement pour AEQ où, comme seul le mode « one-time » est pris en charge par le logiciel Quartus® II.
Reportez-vous au tableau 1-2 de l’addendum du chapitre du manuel de l’appareil Stratix IV pour obtenir des mises à jour sur la fonctionnalité « Péréquation adaptative (AEQ) » dans les émetteurs-récepteurs siV.