ID de l'article: 000078513 Type de contenu: Dépannage Dernière révision: 08/01/2014

Pourquoi la délation phase_done est-elle irrégulière dans la simulation RTL ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de l’utilisation d’un pas de phase dynamique dans la méga-fonction Altera_PLL, il est possible que vous voyiez un comportement différent pour le déperdage du signal de sortie phase_done dans la simulation RTL.

    Le comportement correct permet à phase_done de s’appuyer sur la périphérie montante du scanclk comme indiqué dans AN 661 : mettre en œuvre une reconfiguration PLL fractionnelle avec Altera_PLL et Altera_PLL_RECONFIG Megafunctions (PDF).

    Toutefois, dans la simulation RTL, vous pouvez voir phase_done de s’imposer à la périphérie descendante du scanclk. Cela se produit généralement uniquement lors du fonctionnement de la première phase. C’est un problème dans le modèle de simulation RTL.

    Résolution

    Ce problème avec le modèle de simulation RTL est résolu dans la version 13.1 du logiciel Quartus® II.

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