ID de l'article: 000078348 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Avertissement critique (181053) : les compteurs de sortie PLL qui poussent PHY_CLKBUF {Hierarchy_Path}:p ll0|uphy_clkbuf_memphy ne sont pas recommandés dans l’arbre d’horloge IP PHY de la mémoire et les modèles de synchronisation peuvent ne...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que ce message d’avertissement s’affiche lors de la compilation du contrôleur UniPHY dans la version 11.1SP2 du logiciel Quartus® II.

     

    Dans les appareils Stratix® V, seuls certains compteurs de sortie PLL ont égalé la puissance de l’appareil, et les autres compteurs de sortie peuvent avoir jusqu’à 250 à 300 s de symétrie. Ce message d’avertissement est dû au fait que des horloges PHY sont posées sur les compteurs avec une forte hauteur de blocage. Il n’existe actuellement aucun mécanisme permettant de s’assurer que les compteurs PLL qui pilotent les horloges PHY sont placés dans les endroits à faible délateurs.

     

    Vous ne verrez pas le message d’avertissement dans les versions du logiciel Quartus II avant la version 11.1SP2 et cette communication entre les compteurs n’est pas captée par TimeQuest, il est donc possible d’avoir jusqu’à 300ps d’incertitude d’horloge qui n’est pas comptabilisée par TimeQuest.

     

    Ce problème affecte les transferts entre les tongs PHY orientées horloge et les tongs propulsées par une autre horloge.

     

    Les principales préoccupations sont les suivantes :

    -        Transferts de noyau à extentielle (GCLK-PHYCLK)

    -        Tout transfert de demi-taux vers un transfert complet (PHYCLK-PHYCLK)

    Pour chaque PLL, les compteurs à faible antithèse sont les1er et 4e et derniers compteurs. Les compteurs 0-3 et 14-17 sont appariés ensemble. Les compteurs 0 et 5 ont une grande relative adéquation, tout comme les compteurs 0 et 16 mais 0 et 2 ne le font pas, ni les compteurs 15 et 16.

    Résolution

    La solution de contournement consiste à ajouter ce qui suit à la QSF :

    ¡n   set_location_assignment < pointage ducompteur PLL> à < > desortie PLL,   par exemple : set_location_assignment PLLOUTPUTCOUNTER_X210_Y129_N1{Hierarachy_Path}:p ll0|in_phyclk[2]

    Définissez l’emplacement de tous les compteurs PLL contorsifs à des emplacements [0-3] ou [14-17] (mais sans mélange des deux, c’est-à-dire pas 2 et 15); C Les numéros d’ounter peuvent être déduits du message d’erreur et de l’emplacement XY . les numéros de compteurt-ilsont toujours contigus, c’est-à-dire que si PLLOUTPUTCOUNTER_X210_Y129_N1 est le compteur 0 et que PLLOUTPUTCOUNTER_X210_Y125_N1 est le compteur 4, les compteurs 1, 2 et 3 seront respectivement à Y128, 127 et 126.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V E
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS

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