Le réseau de biais sur puce de la broche d’entrée REFCLK dans Altera périphériques basés sur l’émetteur-récepteur est-il activé avant ou pendant la configuration du périphérique ?

Non, le réseau de biais sur puce de la broche d’entrée REFCLK est désactivé avant et pendant la configuration du périphérique dans les produits d’émetteur-récepteur Altera® tels que les produits Stratix® II GX, Stratix IV GX et les périphériques Arria® GX.

Dans les cas où REFCLK est couplée CA, la Vmin absolue de l’entrée REFCLK peut être dépassée si le signal appliqué est plus de deux fois supérieur à celui de la spécification Vmin absolue. Cela doit être éviter. Par exemple, si la mémoire Vmin absolue du périphérique est de -300 mV, la tension différentielle du pilote de signal ne doit pas dépasser 600 mV.

Pour éviter ce scénario, Altera recommande une des trois options suivantes :

• Choisissez un pilote d’horloge dont la tension de sortie différentielle ne dépasse pas le double de la limite de Vmin absolue.
• Atténuez le signal si la tension de sortie différentielle du pilote d’horloge est supérieure à deux fois supérieure à la limite de Vmin absolue.
• Désactivez le pilote d’horloge jusqu’à ce que le FPGA soit configuré.