Pourquoi les signaux xgmii_rx_dc[71:0] et xgmii_rx_clk ne sont-ils pas synchronisés avec rx_coreclkin pendant la simulation de l’IP 10GBASE-R PHY dans Stratix® périphériques V GX lors de l’utilisation du logiciel Quartus® II v12.0 ?

En raison d’un bogue dans le modèle de simulation 10GBASE-R PHY du logiciel Quartus® II version 12.0, les signaux xgmii_rx_dc[71:0] et xgmii_rx_clk ne sont pas synchronisés avec rx_coreclkin.

Pour contourner ce problème, utilisez les modèles de simulation 10GBASE-R PHY non chiffrés de la méthode suivante :

1. Ouvrez le fichier verilog système altera_xcvr_10gbaser.sv dans le dossier <instance_name>_sim\altera_xcvr_10gbaser avec un éditeur de texte.
2. Ajoutez la ligne commentée dans l’exemple suivant :
   sv_xcvr_10gbaser_nr (#)
   .num_channels (num_channels),
   .operation_mode (operation_mode),
   .sys_clk_in_mhz (mgmt_clk_in_mhz),
   .ref_clk_freq (ref_clk_freq),
   .rx_use_coreclk (rx_use_coreclk), //ajouter cette ligne
   .pll_type (pll_type),
   . RX_LATADJ (rx_latadj),
   . TX_LATADJ (tx_latadj))
3. Ouvrez le fichier msim_setup.tcl dans le dossier <Instance_name>_sim\\mentor.
4. Commentez toutes les lignes avec le « mentor » sur le chemin.

Pour utiliser le modèle de simulation System Verilog mis à jour dans une simulation en langage mixte, vous avez besoin d’une licence ModelSim en langue mixte.

Ce problème est résolu dans le logiciel Quartus II v12.0.