ID de l'article: 000078045 Type de contenu: Information et documentation de produit Dernière révision: 12/09/2012

Comment assurer un comportement cohérent entre Avalon-MM et Avalon-ST PCIE HIP dans la famille d’appareils Stratix V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour la famille de périphériques Stratix® V, afin de garantir un comportement cohérent entre le mm Avalon® et l’IP dure Avalon-ST PCI Express® l’IP dure, 3 paramètres doivent être modifiés de l’emballage Avalon-MM pour correspondre aux valeurs par défaut du emballage Avalon-ST.

    Résolution

    Dans le fichier altpcie_sv_hip_avmm_hwtcl.v,recherchez les définitions des paramètres suivants situés en haut du fichier (vers la ligne 37 et 148) et effectuez les modifications identifiées :

       deskew_comma_hwtcl de paramètre = « skp_eieos_deskw »,
       rx_cdc_almost_full_hwtcl paramètre = 6,
       paramètre tx_cdc_almost_full_hwtcl = 6,

    Passez à :

       deskew_comma_hwtcl de paramètre = « com_deskw »,
       rx_cdc_almost_full_hwtcl paramètre = 12,
       tx_cdc_almost_full_hwtcl de paramètre = 11,

    Produits associés

    Cet article concerne 2 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GX

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