Il est possible que vous rencontriez l’erreur ci-dessus si votre canal d’émetteur-récepteur est configuré pour un débit de données supérieur à 13,2 Gbit/s dans une vitesse PMA de -1 Stratix® périphérique V.
Cela est dû au fait que le logiciel Quartus® II utilise par défaut la PLL ATX inférieure d’une banque d’émetteurs-récepteurs. Le taux de données maximal pris en charge par ATX PLL pour une PLL ATX inférieure est de 13,2 Gbit/s dans un périphérique Stratix® V à une vitesse PMA de -1.
Pour contourner ce problème, vous pouvez placer manuellement le PLL ATX à l’emplacement supérieur de la banque d’émetteurs-récepteurs. Voici un exemple de contrainte QSF.
set_location_assignment LCPLL_X0_Y24_N57 - à « 2445 000 altera_xcvr_low_latency_phy : llp0_inst|sv_xcvr_low_latency_phy_nr: sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll »
Vous pouvez trouver les coordonnées PLL ATX haut et bas à partir du planificateur de puces Quartus® II.
Ce problème sera résolu dans le logiciel Quartus® II version 15.1.