Simulation avec le simulateur VCS

MegaCore, le contrôleur hautes performances DDR et DDR2 SDRAM fonctions ne prennent pas entièrement en charge le simulateur VCS.

Ce problème affecte toutes les configurations.

La conception ne simule pas.

Il existe les solutions de contournement suivantes.

Pour VHDL, modifiez le code suivant :

• Dans le fichier <nom de variation>_example_driver.vhd, modifier toutes les when déclarations entre les lignes 333 et 503 de when std_logic_vector’(“”) when “” .
• Dans fichier testbench\<nom d’exemple>_tb, changer la ligne 191 de signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’) signal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\') .

Pour Verilog HDL :

Aucune modification n’est nécessaire. Appels aux ensembles de l’analyseur Verilog le commutateur pour activer les v2k constructions Verilog 2000.

Ce problème sera résolu dans une version ultérieure de la DDR et Contrôleurs SDRAM DDR2 avec IP ALTMEMPHY.