ID de l'article: 000077861 Type de contenu: Dépannage Dernière révision: 14/09/2011

Message d’erreur du fichier .dat manquant : échec d’ouverture du fichier VHDL

Environnement

  • Édition d'abonnement Intel® Quartus® II
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    Problème critique

    Descriptif

    Lorsque vous simulez une conception matérielle Qsys en VHDL qui contient le cœur UART JTAG, et vous exécutez la simulation à l’aide de la ld_debug commande, il est possible que vous voyiez le message d’erreur suivant :

    # ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat" in r mode.

    Vous pouvez ignorer cette erreur en toute sécurité, car elle n’affecte pas stdout la sortie de l’UART JTAG.

    Ce message d’erreur n’apparaît pas lors de la simulation d’un matériel conception dans le HDL Verilog.

    Résolution

    Exécutez la simulation à l’aide de la ld commande, et l’erreur n’est pas affichée.

    Vous pouvez autrement ignorer le message d’erreur.

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    Avertissement

    1

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