ID de l'article: 000077842 Type de contenu: Dépannage Dernière révision: 29/06/2014

Pourquoi ma conception native PHY de mon Stratix V GX ES affiche-t-elle l’erreur suivante : « hd_pcs10g_rx_chnl_frmsync_mfrm_length » de param PCS 10G RX défini sur « mfrm_user_length » illégal ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le PHY natif ne prend pas en charge l’utilisation du PCS 10G sur Stratix® périphériques V GX ES. Pour contourner ce problème, vous devez utiliser le PHY Faible latence ou compiler pour une production Stratix périphérique V GX ?

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    Cet article concerne 1 produits

    FPGA Stratix® V GX

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