ID de l'article: 000077800 Type de contenu: Messages d'erreur Dernière révision: 06/01/2016

Erreur : pcie_hard_ip_0_pcie_bfm_0 : altera_pcie_bfm_qsys ne prend pas en charge la génération de VHDL Simulation. La génération est disponible pour : Simulation Verilog, synthèse Quartus

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous rencontriez cette erreur lorsque vous tentez de générer un testbench VHDL pour le compilateur IP Stratix® IV pour PCI Express® sous Qsys.

    Résolution

    Pour éviter cette erreur, utilisez Verilog HDL pour le testbench. Le testbench VHDL n’est pas disponible pour les conceptions Stratix IV.

    Ce problème n’est pas prévu pour être résolu.

    Produits associés

    Cet article concerne 2 produits

    FPGA Stratix® II GX
    FPGA Stratix® II GT

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    Avertissement

    1

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