ID de l'article: 000077697 Type de contenu: Dépannage Dernière révision: 30/11/2015

Le signal de tx_lanes_aligned de cœur IP Interlaken 50G pourrait se détacher de manière inattendue sur Arria 10 périphériques

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque le cœur IP d’Interlaken 50G est configuré sur un périphérique Arria 10, il peut de là à déboiter le tx_lanes_aligned signal de manière inattendue. Ce problème se produit car par défaut, le cœur IP ne fournit pas de mise en mémoire tampon suffisante sur le chemin de l’interface de transfert de données utilisateur TX à l’émetteur-récepteur.

    Résolution

    Pour éviter ce problème, définissez la valeur du BYPASS_LOOSEFIFO RTL paramètre à la valeur de 0. Vous pouvez soit modifier le fichier ilk_core_50g_150/synth/ilk_core_50g.sv ou spécifier la valeur 0 pour ce paramètre lorsque vous réactivez le cœur IP.

    Ce problème est résolu dans la version 15.1 du cœur IP Interlaken 50G.

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