Lors de la conception d’une interface de contrôleur mémoire DDR4 Intel® Arria® 10 FPGA, il est possible que vous voyiez des ports d’entrée et de sortie DDR4 non entraînés. Il devrait y avoir des exceptions au faux chemin dans le fichier DDR4 SDC pour ces signaux.
La solution à ce problème est d’ajouter les affectations suivantes au fichier DDR4 SDC dans la section FAUX PATH CONSTRAINTS :
set_false_path à [get_ports {*dbi_n*}]
set_false_path -de [get_ports {*dbi_n*}]
set_false_path -de [get_ports {*alert_n*}]
set_false_path à [get_ports {*mem_ck*}]
set_false_path à [get_ports {*mem_ck_n*}]
set_false_path à [get_ports {*mem_dqs_n*}]
Ce problème sera résolu dans une version ultérieure du logiciel de développement Quartus®.