Problème critique
Pour les conceptions ciblant les périphériques Stratix® V dans la version 12.1 du logiciel Quartus® II, il existe des problèmes connus concernant les retards de synchronisation signalés par l’analyseur de synchronisation TimeQuest. Tous les périphériques Stratix V sont concernés, bien que seuls les modèles de synchronisation 5SGXA5, 5SGXA7, 5SGTC5 et 5SGTC7 aient été désignés finales dans la version 12.1 du logiciel Quartus II.
Pour obtenir les dernières informations sur les autres modifications apportées au modèle de synchronisation dans les versions ultérieures du logiciel Quartus II, reportez-vous à la section Solutions connexes ci-dessous.
Le coût total de possession indiqué pour les larges largeurs de données dans les blocs M20K avec des sorties enregistrées dans Stratix les périphériques V peut être pessimiste
Les valeurs de coût total de possession indiquées par l’analyseur de synchronisation TimeQuest peuvent être pessimistes pour les Stratix des blocs V M20K de plus de 16 bits de large et qui ont des sorties enregistrées. Les valeurs du coût total de possession des bits de registre de sortie 16 à 39 indiquées par l’analyseur de synchronisation TimeQuest peuvent être pessimistes de près de 500 ps. Les valeurs de coût total de possession pour les bits 0 à 15 sont indiquées correctement.
Pour éviter les valeurs de synchronisation pessimistes, éviter l’implémentation de rames d’une largeur de plus de 16 bits. Si vous devez utiliser des blocs DE RAM d’une largeur supérieure à 16 bits, n’utilisez pas simplement le mode double port ou le mode ROM.
Les retards de synchronisation des horloges régionales aux horloges dorsales pour les horloges régionales 73 à 91 dans les périphériques Stratix V sont incorrects
Pour les conceptions ciblant les appareils Stratix V, les retards de synchronisation des horloges régionales 73-91 (situés au centre droit et au centre gauche du périphérique) aux horloges de dorsale, sont incorrectement signalés comme zéro. Le retard réel pour les périphériques de niveau 3 à 85 °C est d’environ 1 ns.
Les horloges régionales sont répertoriées dans l’analyseur de synchronisation TimeQuest comme QUADRANT_CLOCK les éléments de routage, et le numéro d’horloge régional est identifié par la valeur numérique dans le CLKCTRL_R chaîne d’emplacement du contrôle d’horloge (STRATIXV_CLKBUF) nœud. Les horloges de dorsale sont répertoriées comme SPINE_CLOCK éléments de routage.
Pour éviter ce problème, éviter d’utiliser les horloges régionales 73-91 au centre droit et au centre gauche du périphérique.
Les trajectoires de synchronisation des ports d’entrée V DSP Stratix ne sont pas analysées dans certaines circonstances.
Dans les conceptions ciblant les périphériques Stratix V, si les sorties DSP sont enregistrées, mais que les RESULTA ports sont déconnectés, ce qui est courant entre les filtres, les chemins entre le port d’entrée DSP et le registre de sortie DSP ne sont pas analysés pour connaître la synchronisation.
Stratix synchronisation de la prise en charge V des transferts LVDS-cœur en mode non DPA est incorrecte
Les modèles de synchronisation incorrects dans la version 12.1 du logiciel Quartus II peuvent entraîner des erreurs matérielles pour les conceptions qui ont de faibles marges de temps de blocage entre les LVDS en mode non DPA et les registres de cœur. Le modèle de synchronisation Stratix V a été modifié dans la version 12.1 SP1 du logiciel Quartus II pour mettre à jour les délais de conservation des transferts des sorties du récepteur LVDS vers les registres dans le cœur.
Stratix synchronisation de l’horloge de l’inféribilité V (PCLK) est incorrecte
Les modèles de synchronisation incorrects dans la version 12.1 du logiciel Quartus II peuvent entraîner des erreurs matérielles pour les conceptions qui ont une faible marge de synchronisation sur des chemins qui s’arrêtent ou se terminent par un registre cadengé par un signal PCLK. Ce problème affecte les conceptions Stratix V qui utilisent les ressources mondiales pcLK.
Pour déterminer si une conception compilée avec la version 12.1 du logiciel Quartus II est affectée par ces problèmes :
- Sauvegardez la base de données de conception.
- Ouvrez la conception dans la version 12.1 du logiciel Quartus II, puis exportez la base de données. Dans le menu Du projet, cliquez sur Base de données d’exportation. À votre demande, exportez la base de données vers le répertoire export_db suggéré.
- Lancez le logiciel Quartus II version 12.1 SP1 ou une version ultérieure.
- Ouvrez le projet. Lorsque vous êtes invité à remplacer ou non l’ancienne version de la base de données, cliquez sur Ouiet importez la base de données dans le répertoire export_db.
- Exécutez l’analyseur de synchronisation TimeQuest sur la conception.
En cas de violations de synchronisation, exécutez le Fitter dans la version 12.1 SP1 ou une version ultérieure du logiciel Quartus II pour fermer le timing de la conception.