À l’aide de l’outil Altera® réseau de distribution d’alimentation (PDN), le mode de découplage automatique peut entraîner un zeff trop élevé. Cela peut se produire si les paramètres du circuit imprimé entrés par l’utilisateur donnent lieu à un réseau de développement intensif (PDN) très rapide et que le courant à découpler par ce circuit imprimé est extrêmement élevé.
Avec des circuits imprimés difficiles et les paramètres actuels, le mode de découplage automatique continuera à ajouter des condensateurs de découplage jusqu’à ce qu’il détermine qu’ils ont un effet de découplage, ce qui se traduit par des centaines de condensateurs. Les schémas de découplage offrant des performances similaires peuvent être obtenus manuellement avec beaucoup moins de condensateurs.
En plus du découplage manuel, vous pouvez réduire la charge de découplage en estimant avec précision vos besoins actuels et en rendant votre carte de circuits imprimés plus efficace.
Vous pouvez peut-être réduire les exigences actuelles de votre carte de circuits imprimés de la manière suivante :
- Estimation des exigences actuelles réalistes dans l’Altera estimateur de puissance précoce (EPE).
- Entrez des chiffres réalistes de « Taux de basculement » pour la logique de l’EPE. Le basculement à des débits très élevés augmente considérablement les exigences actuelles dynamiques.
- Entrer dans les exigences logiques réalistes dans l’EPE.
- Entrer des fréquences d’horloge réalistes dans l’EPE.
- À l’aide du PPPA (Power Play Power Analyser) du logiciel Quartus® II et de la simulation .vcd pour une estimation précise des besoins actuels.
- Envisagez la mise en place de root sum squared (RSS) pour des rails d’alimentation partagés. Vous pouvez vous référer à l’onglet « Introduction » de l’outil PDN pour plus d’informations sur cette méthode.
La carte de circuits imprimés peut être rendue plus efficace de la manière suivante :
- Augmenter la capacité de votre paire de plan de puissance (PWR) et de sol (GND) en réduisant leur tolérence dielect.
- Augmenter la capacité inter-plan de votre paire de plans PWR et GND en augmentant leur surface.
- Réduire l’inducteur de boucle de la paire PWR et du plan GND à la FPGA en les déplaçant plus près de la surface du PCB auquel le FPGA est montée.
- Réduire l’inducteur de boucle des condensateurs de découplage à haute fréquence aux paires de plan PWR et GND en les plaçant sur la surface du circuit imprimé le plus proche des plans.
- Utiliser des topologies de montage de condensateurs VOE (Via On Side) au lieu de Via On End (VOE) pour vous aider à des fréquences élevées.
- Utiliser des condensateurs de montage ESL ultra-faible (Effective Series Inductance) pour vous aider à des fréquences élevées. Par exemple, le style du package X2Y.
- L’utilisation de condensateurs ESR en vrac ultra-faible (efficacité de la série) pour vous aider à de faibles fréquences,
- Compte tenu des plus grands vias avec moins d’ESL.
La saisie d’outils réalistes peut faciliter le découplage. Les facteurs suivants affectent le calcul de Ztarget :
- Une augmentation du courant dynamique réduit le Ztarget et rend le découplage difficile à réaliser. Voir les directives ci-dessus.
- Entrez un bruit réaliste » ou des figures d’ondulation dans l’outil PDN. La figure du bruit doit être tirée du tableau spécifique du périphérique et du rail dans l’onglet « Introduction » de l’outil PDN. Vous ne devez pas utiliser les spécifications DC à partir de la fiche technique de l’appareil. Les exigences d’ondulation ordante réduisent le Ztarget et rendent le découplage difficile.
- Entrez les chiffres de pourcentage transitoire réalistes dans l’outil PDN. Le pourcentage de tansient doit être retiré du tableau spécifique de l’appareil et du rail de l’onglet « Introduction » de l’outil PDN. Les exigences de pourcentage transitoire de l’extentrement réduisent le Ztarget et rendent le découplage difficile.