ID de l'article: 000077104 Type de contenu: Dépannage Dernière révision: 11/11/2013

Pourquoi tRCD est-il plus grand que prévu avec mon contrôleur DDR3 UniPHY ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP UniPHY avec contrôleur DDR3 SDRAM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez constater un retard de tRCD plus important que prévu dans les contrôleurs de mémoire quart DDR3 UniPHY lorsque les transactions sont générées par l’horloge du contrôleur, qui s’exécute à un quart de la fréquence d’horloge de la mémoire (1 ctl_clk = 4 mem_ck).

    Résolution

    Le contrôleur a la capacité d’émettre 2 commandes par horloge de contrôleur, des commandes à une ligne comme ACTIVATE ou PRECHARGE et des commandes à une colonne comme WRITE ou READ. Lorsque le RCDt est de 11, cela fait référence à 11 mem_ck ou 2,75 (11/4) ctl_clk.

    Cette valeur est arrondie à 3 ctl_clk ou 12 mem_ck. De plus, chaque horloge de contrôleur peut être divisée en quatre phases, une phase pour chaque cycle de mem_ck se produisant par horloge de contrôleur. Le contrôleur est conçu pour envoyer des commandes de ligne pendant la première phase et des commandes de colonne pendant la phase trois de chaque cycle d’horloge de contrôleur. Cela ajoute 2 mem_ck de retard supplémentaires au tRCD. Pour cet exemple, le délai final pour la tRCD est de 12 2 ou 14 mem_ck.

    Produits associés

    Cet article concerne 15 produits

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