ID de l'article: 000076874 Type de contenu: Dépannage Dernière révision: 02/10/2019

Pourquoi l’interface PCIe* HIP Intel® Stratix® 10 Avalon-MM ne reflète-elle pas les paramètres MSI-X dans le catalogue IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 19.2 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, les paramètres MSI-X ci-dessous indiqués dans le gui ne correspondent pas aux params du RTL généré.

    - Décalage de tableau
    - Décalage PBA (Bit Array) en attente

     

    Résolution

    Pour contourner ce problème, modifiez les paramètres ci-dessous dans le « altera_pcie_s10_hip_avmm_bridge.v ».

    paramètre [28:0] pf0_pci_msix_pba_offset = 29'h2000 ,
    paramètre [28:0] pf0_pci_msix_table_offset = 29'h3000

    Ce problème est résolu dans la version 19.3 du logiciel Intel® Quartus® Prime Pro et au-delà.

    Produits associés

    Cet article concerne 4 produits

    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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