ID de l'article: 000076815 Type de contenu: Dépannage Dernière révision: 13/01/2016

Pourquoi les rx_st_sop, les rx_st_eop, les tx_st_sop et les tx_st_eop ne sont-ils qu’un seul bit de large lorsque l’activation de plusieurs paquets par cycle a été définie lors de la configuration de l’interface de streaming Intel® Arria® 1...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans les versions 14.1.1 et antérieures du logiciel Quartus® II, le fichier d’emballage RTL des 8 Intel® Arria® 10 FPGA ip dure 3.0 pour PCI Express ne prend incorrectement en mappage qu’un seul bit du rx_st_sop inférieur de deux bits de large, rx_st_eop, tx_st_sop et tx_st_eop lorsque L’activation de plusieurs paquets par cycle est définie.

    Résolution

    Pour contourner ce problème, modifiez le fichier de l’emballage RTL, le nom <,>.v ou le nom <ll>.vhd, pour exporter les deux bits de signal.

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