ID de l'article: 000076783 Type de contenu: Dépannage Dernière révision: 14/12/2020

Existe-t-il un problème connu concernant la master_reset sortie du module JTAG vers Avalon composant Master Bridge lors de l’utilisation Intel® Stratix® 10 FPGA ou Intel Agilex® 7 appareils ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour pont maître JTAG vers Avalon
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Oui, en raison d’un problème connu dans la version 20.4 du logiciel Prime Pro Edition de Intel® Quartus® version 20.4 et antérieure, la sortie master_reset du composant JTAG vers Avalon Master Bridge peut être instable et créer des réinitialisations de la dynamisation lorsqu’elle est utilisée dans les appareils Intel® Stratix® 10 FPGA ou Intel Agilex® 7.

    Cela est dû au fait que la logique JTAG qui produit cette sortie de réinitialisation asynchrone n’est pas réinitialisée après la configuration et, comme l’état initial du registre est inconnu, le comportement de cette sortie de réinitialisation est imprévisible après la configuration du périphérique.

    Résolution

    N’utilisez pas la sortie master_reset JTAG sur Avalon IP de Master Bridge comme source de réinitialisation de quelque logique que ce soit lors de l’utilisation du Intel® Stratix® 10 FPGA ou du Intel Agilex® 7 périphériques.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™
    FPGA et FPGA SoC Intel® Stratix® 10

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