Dans l’exemple JESD204B de conception visant Intel® Arria® 10 ou Intel® Stratix® 10 périphériques, le composant PLL ATX partage la même fréquence d’horloge de référence que la fréquence d’horloge CDR.
Pour le mode duplex (Chemin de données : Duplex), vous pouvez sélectionner une horloge de référence valide dans le menu déroulant Fréquence d’horloge de référence PLL/CDR dans l’éditeur de paramètres IP.
Pour le mode TX simplex (chemin de données : émetteur), le menu déroulant n’est pas disponible pour la sélection. La génération de conception par exemple prend la fréquence d’horloge de référence valide précédente à partir de la liste déroulante. Cela peut entraîner une erreur lors de l’exemple, de la génération de la conception.
Pour éviter cette erreur pour la génération d’exemple de conception TX simplex, suivez la séquence ci-dessous lors de la configuration des paramètres IP JESD204B :
Entrez la fréquence de données souhaitée.
Choisissez une horloge de référence valide à partir de la fréquence déroulante de l’horloge de référence PLL/CDR**.
Sélectionnez Chemin de données : Émetteur
Configurez le reste des paramètres.
** Reportez-vous à la fiche technique 10/Intel® Stratix® 10 du Intel Arria® pour obtenir une plage valide de fréquence d’horloge de référence pour l’ATX PLL.
Ce problème est résolu à partir de la version 17.1 du logiciel Intel® Quartus® Prime Pro.