ID de l'article: 000076679 Type de contenu: Dépannage Dernière révision: 05/05/2021

Pourquoi l’exemple de conception PCI Express* d’Intel® P-Tile Avalon® memory mapped IP pendant la simulation est-il activé si le kit d’outils de débogage est activé ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 20.1 du logiciel Intel® Quartus® Prime Pro Edition ou une version antérieure, Intel® P-Tile Avalon® Memory Mapped Hard IP pour PCI Express* Example Design avec l’activation du débogage du kit d’outils signale une erreur pendant la simulation.

    Erreur-[CFCILFBI] Ne peut pas trouver de cellule dans la liste des liblistes./.. /.. //.. /.. /.. /pcie_ed/sim//.. /.. /ip/pcie_ed/pcie_ed_dut/sim//.. /intel_pcie_ptile_ast_200/sim/ptile_debug_toolkit/ptile_debug_toolkit.sv, 285

    Résolution

    Pour contourner ce problème, désactivez la fonctionnalité du kit d’outils de débogage lors de la génération de l’environnement de simulation.

    L’IP mappée de mémoire P-Tile Avalon® Intel® FPGA pour guide de l’utilisateur PCI Express* doit être mise à jour pour détailler cette restriction.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 DX

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